1 绪论
数据记录器硬件电路主要由采集卡、存储卡和电源卡组成，电源卡采用双 28V 冗余供电，两路电源之间相互隔离，将外部输入的 28V 电压进行滤波，然后转成 5V 电压提供给采集卡和主控卡供电；采集卡负责的是6 路模拟量的采集、一路数字量的接收、起飞信号的接收，并将数字量和模拟量进行混合编帧，通过板间接插件将混合编帧的数据发送给存储卡；存储卡负责与地面读数监控装置进行通信，根据外部输入的模式控制信号，完成对 FLASH 模块的控制，并根据上位机下发的远程读数命令将 FLASH 存储单元中的数据读取通过 LVDS 发送模块回传到上位机进行分析及处理。为了保证数据的安全，数据记录器在采集完数字量和模拟量之后进行混合编帧，编帧后的数据需要经过加密后写入 FLASH 存储单元中。目前主流的加密算法有 DES 加密和 AES 加密。DES 加密算法是密码体制中的对称密码体制，又被称作美国数据加密标准，它的特点是分组比较短、密钥较短、密码生命周期短、运算速度较慢，基于这些特点，1998 年，电子前哨基金会（EFF，一个信息人权组织）制造了一台 DES 破解器，该破解器可以用稍多于 2 天的时间暴力破解一个密钥，它显示了迅速破解 DES 的可能性，这证明了 DES 加密并不是一种安全不可破解的加密手段；AES 加密算法是美国的一种高级加密标准，它的特点是抵抗所有已知的攻击，在多个平台上运行速度快，编码紧凑，设计简单。AES 加密原理是：AES 加密算法是基于排列以及置换运算，排列是指对数据重新安排，置换是将一个数据单元替换为另一个数据单元，AES 使用几种不同的方法来执行排列和置换运算，它是一个迭代的、对称密钥分组的密码，可以使用 128、192 和 256 位的密钥，明文为 128 位数据。与公共密钥密码使用密钥对不同，对称密钥密码使用相同的密钥进行加密和解密数据。通过分组密码加密返回数据的维数和输入数据的维数相同。迭代加密使用一个循环加密结构，在该循环中重复置换和替换输入数据。目前还没有相关研究人员可以破解 AES 加密，因此本设计选用 AES 算法作为数据加密手段。本设计 AES 加密算法的实现在 FPGA 内部完成，采用 128 位密钥，数据分组长度为 128 位，根据 AES 算法的步骤，编写 VHDL 程序，准确完成加密算法。加密后的数据通过上位机对其进行解密，根据 AES 加密算法的过程，进行反解密。本文在存储测试论技术的基础上，结合以往相关的科研项目经验，论述了数据记录器的设计理论以及总体设计方案，重点阐述了数据记录器的关键技术解决方案、硬件电路设计和 FPGA 逻辑设计。数据记录器经过多次的实验考核，已完成交付并成功应用于某测量系统航天飞行器的实际飞行试验。
本文主要有以下内容：
第一章：本章介绍了某测量系统数据记录器这一课题的来源、研究目的及意义，调研相关资料，论述了数据记录器的国外研究现状和国内研究现状并分析了数据记录器未来的发展趋势。第二章：结合本课题的任务书，阐述了数据记录器的总体设计方案，介绍了数据记录器的技术指标及接口要求，提出了关键技术解决方案。第三章：根据系统总体设计方案，介绍了数据记录器的工作原理及硬件电路设计，包括采集卡、存储卡、电源卡的详细电路设计。第四章：数据记录器的 FPGA 逻辑设计。介绍了 FPGA 的选型、设计流程、采集卡逻辑设计和存储卡逻辑设计并针对 AES 加密技术做了介绍。第五章：介绍了数据记录器的系统调试过程及测试结果，并根据数据记录器的应用环境，对系统的可靠性做出了详细阐述。第六章：对本文做出了总结，优点及不足之处，提出了工作展望。
3 数据记录器硬件电路设计及实现
3.1 数据记录器总体硬件电路设计………………..15
3.2 数据记录器采集卡硬件电路设计……………….15
3.2.1 模拟量采集设计……………….16
3.2.2 数字量接收设计………………18
3.2.3 “起飞”信号接收电路设计……………….19
3.3 存储卡硬件电路设计……………….20
4 数据记录器 FPGA 逻辑设计
4.1 FPGA 选型以及设计流程……………….29
4.2 采集卡逻辑设计……………….30
4.3 存储卡逻辑设计……………….36
5 数据记录器系统测试
5.1 数据记录器功能测试……………….47
5.1.1 数据记录器软硬件调试……………….47
5.1.2 数据记录器测试分析……………….48
总结
根据航天飞行器测量系统的需求，本文设计了一种可以同时采集数字量和模拟量的
数据记录器，并将数字量和模拟量以特定的帧格式进行混合编帧，经过加密后写入
FLASH存储单元。设计分为三块板卡，各自完成独立的功能，电源板利用EMI滤波模块
和DC/DC模块输出电压供电给采集卡和存储卡，采集卡通过控制6路并行输入AD转换芯
片ADS8365接收6路模拟量，通过RS422接口接收1路数字量，存储卡接收采集板混编后
的数据在FPGA内部完成aes加密算法，将数据存入三星公司的4G NAND FLASH芯片
K9WBG08U1M，存储卡通过LVDS总线与地面读数监控装置进行通信完成上位机指令的
接收以及FLASH数据的发送，LVDS发送速率可达20MB/s，FLASH操作采用Two-plane
双平面页编程的方式进行擦除和写入，保证了数据写入速率和写入数据的准确性。
本文所研制的数据记录器已设计完成，并完成了交付。但是由于时间比较仓促，在
设计中有很多不完善之处。主要有：
（1）NAND FLASH 由于其本身的结构问题，存在着位交换的现象，在读写速率较
高的情况下，会出现误码的情况，解决此问题的方法是做 ECC 校验，可以采用汉明码、
BCH 码，每 4K 数据做一次校验。
（2）提高 LVDS 的传输速率，最高速率可达 66MB/S。
（3）对于 FLASH 的操作采用交互式双平面的写入和擦除方式。可以将 FLASH 的
写入速率提高到 60MB/S，
(3) 优化 FPGA 逻辑代码，提高 FPGA 内部的资源利用率。
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